VHDL : lenguaje para síntesis y modelado de circuitos

Pardo Carpio, Fernando; Boluda Grau, José A.

dc.creator	Pardo Carpio, Fernando
dc.creator	Boluda Grau, José A.
dc.date.accessioned	2020-09-03T15:32:36Z
dc.date.available	2020-09-03T15:32:36Z
dc.date.issued	1999
dc.identifier.uri	http://hdl.handle.net/123456789/11530
dc.description.abstract	1. Metodología de diseño -- 2. Descripción del diseño -- 3. Introducción al lenguaje VHDL -- 4. Elementos sintácticos del VHDL -- 5. Descripción flujo de datos -- 6. Descripción comportamental algorítmica -- 7. Descripción estructural -- 8. Poniendo orden: subprogramas, paquetes y bibliotecas -- 9. Conceptos avanzados en VHDL -- 10. VHDL para simulación -- 11. VHDL para síntesis -- 12. Utilización del lenguaje VHDL.	es
dc.language.iso	es	es
dc.publisher	RA-MA	es
dc.title	VHDL : lenguaje para síntesis y modelado de circuitos	es
uade.subject.descriptor	Ingeniería Eléctrica	es
uade.subject.descriptor	Electrónica	es
uade.subject.descriptor	Informática	es
uade.subject.descriptor	Lenguajes de Programación	es
uade.subject.descriptor	Diseño Digital	es
uade.identifier.isbn	8478973516	es
academic.materia.codigo	3.3.061	es
academic.materia.nombre	Sistemas Digitales II	es